SystemVerilog验证语言
SystemVerilog是IEEE标准的硬件描述和验证语言，是Verilog的超集，增加了面向对象、断言和覆盖率等功能。
SystemVerilog已成为UVM（通用验证方法学）验证框架的基础语言。
SystemVerilog核心特性
- 面向对象：class、继承、多态
- 断言：立即和并发断言
- 覆盖率：功能和代码覆盖率
- 随机化：受约束随机激励
- UVM：业界标准验证框架
SystemVerilog验证语言
SystemVerilog是Verilog的扩展，主要用于芯片验证，本文介绍其核心特性。